Верификация кода конфигурации по технологии Model-Based Design

На данном этапе задача состоит в верификации полученного ранее кода по технологиям Model-Based Design. Существует несколько видов данных проверок, а именно:

1. Model-in-the-Loop (MIL) - тестирование модели в режиме симуляции - происходит в среде Simulink, в результате чего на выходе модели при воздействии тестового вектора получаем набор значений.

2. Software-in-the-Loop (SIL) - тестирование программного обеспечения в замкнутом окружении. На данном этапе вся модель, состоящая из блоков Simulink, написанных на языке Matlab, переводится в единый блок S -функции, конфигурируемый на языке C или C++.

.   Processor-in-the-Loop (PIL) - тестирование контроллера в отладочном окружении. Сгенерированный по данной технологии код исполняется на целевом процессоре или на эмуляторе набора инструкций.

4. Hardware-in-the-Loop (HIL) - тестирование аппаратно-программного комплекса на тестовом оборудовании. Обычно выполняется в лаборатории как финальный тест перед интеграцией системы и полевыми испытаниями.

5. FPGA-in-the-Loop (FIL) - разновидность технологии HIL, непосредственно реализуемая в базисе ПЛИС.

В данной работе принято необходимым тестирование в режимах SIL и FIL. При проведении верификации SIL откомпилированный и сгенерированный код для локальной операционной системы выполняется в имитационной модели, где целевая модель заменяется на созданный блок Simulink.

Для программного тестирования используется Real-Time Workshop Embedded Coder. В результате удачной генерации модели на экране отображается блок сгенерированной S -функции. S -функция - это описание логики работы модели на языке, понятным Simulink.

При тестировании по данной технологии целевым системным файлом в настройках генерации кода выбирается ert. tlc. В соответствии с этим открывается возможность выбора создания блока для SIL или PIL (рисунок 3.16).

В результате построения инициализируется вызов нового окна Simulink, где создается модель для SIL верификации (рисунок 3.11)ю

Далее в имитационной модели вместо используемой ставится блок SIL и проводится обычная симуляция (рисунок 3.12). В результате верификации по данной технологии результаты полностью совпали с полученными ранее.

Процесс верификации FPGA-in-the-Loop сводится к разработке модульного теста (вектора), получение результатов от воздействия тестового вектора на компонент и сравнение полученных результатов с ожидаемыми результатами (рисунок 3.13) [11].

При проведении процедуры FIL тестовый вектор подается одновременно на Simulink модель и отладочную плату, прошитую кодом компонента через отладочный интерфейс - в данной технологии применяется Ethernet соединение. Результаты работы ПЛИС передаются обратно в модель Simulink и сравниваются с результатами моделирования.

Для создания модели верификации FIL используется утилита FPGA-in-th-Loop Wizard. В результате прохождения всех стадий генерируется FIL блок для модели Simulink и файл прошивки для загрузки на отладочную плату (рисунок 3.14).

Затем в имитационной модели происходит замена на FIL блок и запускается процесс симуляции. При этом данные поступают через Ethernet интерфейс непосредственно на саму отладочную плату, выходные данные снимаются с неё таким же образом.

В результате прохождение описанных процедур верификации показано, что созданное программное обеспечение может быть полностью реализовано на выбранной отладочной плате, а поскольку имеется целевой выбор микросхем, данное верно и для других платформ, обеспечивая тем самым кроссплатформенность.

Заключающим шагом стало создание файла прошивки в САПР Xilinx ISE, специально предназначенной для работы с продуктами данной компании-производителя. Данная программа используется для оптимизации кода конфигурации и создания файла прошивки ПЛИС. Таким образом в качестве входных данных используется файла HDL кода, автоматически сгенерированные ранее.

Xilinx ISE представляется собой последовательный набор процедур, предназначенный для оптимизации создаваемого кода конфигурации под задаваемую аппаратную платформу (рисунок 3.15).

В результате прохождения всех шагов на выходе создается файл прошивки, который загружается на отладочную плату с помощью специального программатора Adept, поставляемого в комплекте (рисунок 3.16). Результатом является наглядное соответствие функционирования программного кода на отладочной плате (рисунок 3.17).

В результате проведенной работы сгенерированный код VHDL был проверен по технологиям Software-in-the-Loop и FPGA-in-the-Loop, а также был сгенерирован код конфигурации ПЛИС в программе Xilinx IS E, впоследствии загружен на саму отладочную плату и автономно отработан. Таким образом можно сказать, что принятая в данной работе концепция построения бортового комплекса управления может быть реализована. В результате автоматической генерации HDL кода, сгенерированные файлы были использованы для непосредственного формирования кода конфигурации ПЛИС Spartan 6. Стоит сказать, что вполне возможен выбор другой платформы на базисе ПЛИС. При этом кроссплатформенность данного метода обеспечивается утилитами HDL Workfloor Advisor и FPGA-in-the-Loop Wizard, входящими в состав пакета программ Matlab, то есть обеспечена необходимая кроссплатформенность создаваемого программного обеспечения.

Заключение

Цель работы - выбор концепции построения бортового управляющего комплекса научно-образовательной микроспутниковой платформы, а также его программная реализация по технологии Model-Based Design - достигнута.

Обоснование и выбор схемы построения бортового комплекса управления выполнены в полном объеме. В результате обзора типичных схем реализации БКУ наноспутников была выбрана централизованная как наиболее компромиссная и простая в реализации. На основе результатов исследования эксплуатируемых КА было принято решения отказаться от использование операционной системы реального времени в пользу концепции построения БКУ на основе конечных автоматов. В соответствии с этим было принято решение о использовании технологии Model-Based Design для разработки программного обеспечения на базе ПЛИС FPGA, поскольку она обеспечит необходимую многозадачность и компактность реализации узлов БКУ.

Поставленная задача разработки имитационной модели в среде Simulink и Stateflow выполнена полностью. В результате была разработана визуальная модель трех подсистем БКУ: приема и обработки командно-программной информации, сбора и обработки телеметрической информации и управления энергоснабжением.

Автоматическая генерация HDL кода выполнена в полном объеме. Успешно проведена верификация на основе технологий Software-in-the-Loop и FPGA-in-the-Loop, подтвердившая функциональность сгенерированного кода VHDL. Был создан лабораторный макет на основе отладочной платы с ПЛИС Xilinx Spartan 6 и платы с датчиками, используемыми на платформе "Синергия". На основе результатов автоматической генерации кода с помощью программы Xilinx ISE был получен код конфигурации ПЛИС. Впоследствии он был загружен в память отладочной платы лабораторного макета и успешно автономно проверен.

Материалы работы прошли апробацию на всероссийских научно-технических конференциях "Молодежь. Техника. Космос" и "Инновационный арсенал молодежи", опубликованы в сборниках "Молодежь. Техника. Космос: труды IV Общероссийской молодежной науч. - техн. конф. / Балт. гос. техн. ун-т. - СПб.; 2012. (Библиотека журнала "ВОЕНМЕХ. Вестник БГТУ", № 15)"; "Инновационный арсенал молодежи: труды III науч. - техн. конф. / ФГУП "КБ "Арсенал"; Балт. Гос. Техн. ун-т. - СПб.; 2012".

Результаты работы внедрены при разработке бортового радиотехнического комплекса микроспутниковой платформы "Синергия" ООО "Лаборатория "Астрономикон".