Структура и функционирование 16-разрядной микро-ЭВМ

Принципы построения 16-разрядных микро-ЭВМ имеют много общего с построением 8-разрядных машин. Микропроцессор обменивается информацией с внешними устройствами (ВнУ) и памятью по 16-разрядной шине данных с использованием 20-разрядной адресной шины, шины управления и шины состояния МП. Структурная схема микро-ЭВМ на основе микропроцессора КР1810ВМ86 показана на рисунке 6.4, а временные диаграммы функционирования машины в минимальном режиме – на рисунке 6.5.

Минимальный режим работы процессора задается путем подачи высокого уровня сигнала на вывод микросхемы MN/MX. При минимальном режиме управляющие сигналы для памяти и внешних устройств генерирует сам процессор, а в максимальном режиме для управления шинами используется специальный системный контроллер, который формирует управляющие сигналы на основании значения линий состояния S0-S2. Для генерирования последовательности тактовых импульсов CLC, сигнала готовности RDY, а также сигнала начальной установки RST используется функциональный генератор типа К1819ГФ84, входящий в состав микропроцессорного комплекта серии 1810.

Минимальный цикл обмена информацией микро-ЭВМ состоит из четырех машинных тактов. Цикл начинается с формированием на такте Т1 сигнала M/IO, определяющего тип устройства (ОЗУ или ВнУ), к которому производится обращение для пересылки данных. Длительность сигнала M/IO равна длительности цикла шины, и он используется для селекции адресуемого устройства. В такте Т1 и в начале такта Т2 микропроцессор выставляет адрес ОЗУ на линии А19-16 и АД15-0, либо адрес ВнУ, а также вырабатывает сигнал ВНЕ, который вместе с А0 определяет передачу слова или одного из байтов. Одновременно с этим МП выдает строб адреса ALE, по спаду которого адрес фиксируется во внешних регистрах-защелках.

Рисунок 6.4 – Схема микро-ЭВМ на базе процессора КР1810ВМ86

В такте Т2 происходит переключение шин: на линии A19/S6 – A16/S3 поступают сигналы состояния S6-3, которые сохраняются до конца такта Т4. Значения этих сигналов зависят от вида выполняемого действия процессора. В минимальном режиме работы процессора эти сигналы практически не используются.

В цикле чтения в такте Т2 линии АД15-0 переводятся в третье состояние, давая тем самым процессору перейти из режима записи (выдачи адреса) к режиму приема команды или данных. В тактах Т2-Т4 вырабатывается сигнал чтения RD=0, который указывает адресуемому устройству на необходимость выдачи слова. Для управления формирователем шины данных (ФШД), который подключается к линиям АД15-0, в тактах Т2-Т4 формируется сигнал DE (Data Enable), разрешающий прием данных, действующий в течение всего цикла.

После выполнения чтения и установления сигнала RD=1 микропроцессор заканчивает такт следующим образом: линии АД15-0 переключаются в высокоомное состояние, сигналы M/IO, DE, DT/R, S7-3 переходят в неактивное состояние. Шинные формирователи данных отключены от канала.

Цикл записи отличается от чтения не только активными значениями сигналов RD или WR и состоянием DT/R, но и тем, что в цикле записи сигналы DE и WR становятся активными раньше и имеют большую длительность, чем в цикле чтения. Линии АД15-0 переключаются с адреса на данные без промежуточного перехода в третье состояние. Соответственно данные при записи имеют большую длительность, чем при чтении.

Рисунок 6.5 – Временные диаграммы функционирования 16-разрядного компьютера