Архитектура и основные особенности ПЛИС Spartan.

По всей видимости, разработка новых устройств с использованием ранних семейств Spartan и SpartanXL не представляет интереса. Заметим лишь, что архитектура логических ячеек, ПЛИС Spartan/SpartanXL больше тяготела к серии XC4000. Рассмотрим отличительные особенности архитектуры логических ячеек подобных микросхем ПЛИС. Матрица основных логических ресурсов состоит из конфигурируемых логических блоков (КЛБ). Каждый блок ПЛИС Spartan состоит, в свою очередь, из четырёх логических ячеек. В основе логической ячейки находятся два устройства: генератор логических функций (как правило, 4-входовый) и триггера. Генератор логических функций представляет собой фактически ОЗУ небольшого объёма, хранящее непосредственно таблицу истинности (Look-Up Table, LUT), которую следует реализовать. Для 4-входового устройства достаточно иметь 16 бит статического ОЗУ в каждой таблице. FPGA фирмы Xilinx позволяют также использовать такую таблицу истинности в качестве обычного ОЗУ с организацией 16х1, а также в качестве 16-разрядного сдвигового регистра. Такая особенность архитектуры несколько ухудшает производительность (за счёт необходимости внесения на кристалл дополнительных цепей управления), однако обеспечивает дополнительные возможности как разработчику, так и средствам САПР. В конечном итоге производительность сложного проекта за счёт большей функциональности базовых логических ячеек может оказаться и выше. Второй особенностью, характерной для FPGA Xilinx, является наличие аппаратно реализованных буферов с тремя состояниями, обеспечивающими подключение выходов триггеров логических ячеек к внутренним трассировочным линиям. Подобное решение производит аналогичный эффект - дополнительный буфер несколько увеличивает задержки распространения сигнала (даже если он не используется в проекте), однако появляется дополнительная возможность для организации сложных мультиплексоров. Необходимо заметить, что в целом ряде семейств FPGA внутренние буферы с тремя состояниями только эмулируются, но реально на кристалле не присутствуют. Как можно будет увидеть в дальнейшем, эта базовая архитектура на протяжении эволюции серии Spartan неоднократно изменялась.
Появившееся в 2000 году семейство Spartan-II привнесло в архитектуру low-end микросхем ПЛИС достаточно много интересных нововведений. Прежде всего, стало понятно, что линии продуктов FPGA фирмы Xilinx чётко разделились на high-end устройства Virtex и low-end устройства Spartan. Вместе с тем стало также понятно, что технологические и архитектурные особенности этих двух совершенно разных по стоимости серий в целом практически эквивалентны. В общем случае устройства Spartan могут делать практически то же самое, что и соответствующие по технологии изготовления микросхемы ПЛИС Virtex. Конкретно семейство Spartan-II было основано на архитектуре семейства Virtex, изготовлено по гибридной технологии 0,18/0,22 мкм и использовало ту же комбинацию напряжений питания: 2,5В для ядра и 3,3В для блоков ввода-вывода. Для блоков ввода-вывода обеспечивалась совместимость с 5-вольтовыми сигналами без использования внешних токоограничивающих резисторов.
Общая архитектура Spartan-II, как только что упоминалось, была очень похожа на архитектуру семейства Virtex. По сравнению с микросхемами ПЛИС Spartan/SpartanXL это означало следующее:

* на кристалл добавлен новый для ПЛИС Spartan вид ресурсов: синхронная блочная память с объёмом каждого блока 4096 бит (аналогичные блоки имеются в ПЛИС Virtex);

* для распространения тактового сигнала по кристаллу с минимальными задержками используются специальные модули с автоматической подстройкой задержек (Delay-Locked Loop, DLL) - 4 штуки на кристалл с возможностью организации до 24 локальных тактовых подсетей;

* в логические ячейки добавлены выделенные ресурсы, облегчающие построение умножителей целочисленных операндов;

* улучшены характеристики цепей ускоренного переноса;

* увеличено количество локальных и глобальных трассировочных ресурсов.

Наконец, структура и взаимное расположение логических ячеек были существенно скорректированы. Пара логических ячеек стала образовывать так называемую секцию (slice). Четыре ячейки (или две секции) совместно с дополнительно введёнными локальными ресурсами образуют собственно конфигурируемый логический блок (КЛБ). Такое решение позволило внедрить "внутрь" КЛБ дополнительные трассировочные ресурсы, позволяющие обеспечить более гибкие возможности совместной работы отдельных логических ячеек. Схема секции КЛБ приведена на рисунке ниже:

Семейство Spartan-II состоит из 6 микросхем объёмом 15, 30, 50, 100, 150 и 200 тыс. системных вентилей. Число логических ячеек находится в пределах 432 - 5292 (соответственно для младшего и старшего устройств семейства), а количество 4-килобитных блоков - от 4 до 14 (аналогично). Все микросхемы ПЛИС доступны как в корпусах QFP-, так и в BGA- варианте исполнения корпуса.
Уже в следующем 2001 году, было выпущено семейство Spartan-IIE. Это семейство было основано на архитектуре микросхем ПЛИС Virtex-Е. Соответственно, напряжение питания ядра составляет 1,8В, а блоки ввода-вывода, питаемые максимально от 3,3В, несовместимы с 5-вольтовыми сигналами без последовательно включаемыми в сигнальные цепи резисторов (номиналом не менее 120 Ом). Семейство включает 7 микросхем объёмом 50, 100, 150, 200, 300, 400 и 600 тыс. системных вентилей. Количество логических ячеек и блоков памяти в точности соответствует характеристикам устройств предыдущего семейства Spartan-II. Старшие микросхемы ПЛИС содержат до 15552 ячеек и до 72 блоков памяти соответственно.
Характерным является соотношение между семействами Spartan-II и Spartan-IIE. В действительности архитектурные различия между ними весьма несущественны и следуют в основном из разного технологического процесса. Устройства Spartan-IIE несколько быстрее, хотя и не обладают возможностью работать с 5-вольтовыми входными сигналами напрямую. Оба семейства поддерживают широкий спектр электрических интерфейсов (в том числе высокоскоростные дифференциальные). В то же время интересно отметить, что если семейство Spartan-II начиналось с устройства объёмом 15 тыс. системных вентилей, то для Spartan-IIE нижняя планка оказалась поднята уже до 50 тыс. Тем не менее этот факт отнюдь не означает отказа от выпуска микросхем ПЛИС минимальной стоимости. Напротив, цены на устройства Spartan с появлением описанных семейств начали достаточно быстро падать.
В то же время в мире существовавшей параллельно серии Virtex произошло достаточно важное событие - размещение на кристалле выделенных умножителей независимых операндов с высокой производительностью. Семейство Virtex-II, в котором впервые было введено такое архитектурное решение, сразу же привлекло повышенное внимание, поскольку наличие предсказуемых по характеристикам, компактных и довольно эффективных модулей вывело устройства FPGA в первые ряды по соотношению производительности и цены. Особенно привлекательным было то, что параллельная работа нескольких устройств умножения на одном кристалле не приводило к "путанице" трассировочных ресурсов и снижению общей тактовой частоты, как это обычно имело место при реализации умножителей на базе обычных логических ячеек. Однако эти весьма привлекательные для разработчиков микросхемы довольно дороги и выпускаются только в корпусах BGA, что переводит их в совершенно другую категорию.
Тем не менее 2002-2003 годы ознаменовались появлением очередного семейства Spartan-3. Это семейство полностью отвечает ожиданиям от данной серии - ещё дешевле и ещё больше производительности в типичных задачах. В момент выпуска розничные цены на младшие устройства Spartan-3 находились в районе 10$, что практически вплотную приблизило эти микросхемы ПЛИС к микроконтроллерам с сопоставимыми функциональными возможностями. Самое важное, в составе этого семейства наконец-то появились выделенные умножители, а также изменена организация блочной памяти с 4096 бит на 1К х 18. Иными словами, архитектура Spartan-3 в целом основана на ПЛИС Virtex-II. Однако имеются и существенные отличия, характерные скорее для ещё более современного семейства Virtex-4 и касающиеся непосредственно логических ячеек (которые практически не изменились при переходе от Spartan-II к Spartan-IIE). Интересно отметить, что устройства семейство Spartan-3 требуют как минимум трёх источников питания: напряжение питания ядра составляет 1,2 В, необходим вспомогательный источник питания 2,5 В, а блоки ввода-вывода могут быть запитаны максимум от 3,3 В.
Имея похожую архитектуру, новое семейство Spartan-3 выгодно отличается от Virtex-II тем, что было изготовлено по современному, на тот момент времени, 90-нанометровому техпроцессу. Очевидно, это означает как большую производительность при той же топологии кристалла, так и меньшую цену.

Каждый КЛБ семейства Spartan-3 состоит из четырёх секций, сгруппированных в пары (Рис. 2). Левая пара называется SLICE M и содержит привычные разработчикам, знакомым с предыдущими семействами ПЛИС Xilinx, полнофункциональные логические генераторы, которые могут использоваться также в качестве распределённого ОЗУ или сдвигового регистра. Однако расположенная на рисунке справа пара SLICE L может реализовать только логику.
Можно долго комментировать подобное новшество, довольно нетипичное для архитектур ПЛИС. На первый взгляд, налицо потеря части функциональности логических ячеек, которая выгодно отличала недорогие ПЛИС Xilinx. Особенно это касается, конечно, распределённой памяти. Здесь же следует добавить, кстати, что аппаратная реализация внутренних буферов с тремя состояниями в данном семействе была заменена на их эмуляцию с помощью программируемых мультиплексоров. Итак, часть функциональности логических ячеек ПЛИС оказалась, принесена в жертву уменьшению времени распространения сигнала и дальнейшему снижению стоимости.
Очевидно, невозможно всесторонне оценить все последствия, которые могли бы выйти из новой архитектуры. Точно так же не возможно дать однозначные рекомендации, какие подходы проектирования позволят в полной мере использовать преимущества новой архитектуры и минимизировать эффект от недостатков. Тем не менее важно напомнить несколько основных моментов, подлежащих всесторонней проверке как в тестах, так и на реальных проектах.
Фирма Xilinx уделяет достаточно большое внимание соблюдению баланса между ресурсами, размещаемыми на кристалле ПЛИС. Одним из основных моментов, относящихся к структуре КЛБ, является оценка процентного соотношения распределённой памяти и собственно логических ресурсов. Собственные оценки логической ёмкости ПЛИС самой фирмой Xilinx часто приводятся из следующего соотношения "25% ячеек используется в качестве распределённой памяти, остальное - в качестве логики". Таким образом, по оценке Xilinx, в среднем около четверти ячеек используется "не по прямому назначению", то есть в качестве распределённой памяти или сдвиговых регистров. Ввиду этого решение о дальнейшем облегчении функциональности половины логических ячеек выглядит в общим-то не так обескураживающе. В самом деле, трудно представить проект, который по каким-то причинам использует микросхему ПЛИС в качестве мелких блоков памяти, распределённых по всему кристаллу, обладающих в силу этого плохими временными характеристиками и чрезвычайно высокой относительной ценой. Ещё более странно рассматривать такой проект на фоне присутствия в Spartan-3 блочной памяти ещё большего объёма (до 1,8 Мбит на кристалле в старших моделях!). Можно предположить, что большая часть логических ячеек, скорее всего, будет реализовывать именно логические функции, а уменьшение максимального объёма доступной распределённой памяти прекрасно компенсируется увеличением количества блочной (гораздо более эффективной и удобной в использовании). Наконец, следует всё-таки отметить, что распределённая память в секциях SLICE M так и осталась распределённой по всему кристаллу. В итоге полнофункциональные SLICE M и облегчённые SLICE L вполне могут дополнять друг друга.
Что касается внутренних буферов с тремя состояниями, то можно заметить, что выигрыш от их использования появляется в тех случаях, когда в проекте требуется мультиплексирование шин с большой разрядностью, причём число входных шин мультиплексоров также оказывается достаточно большим. В этих случаях использование буферов с третьим состоянием оказывается выгоднее, чем каскадное наращивание логических ячеек (ограниченных по числу входов мультиплексора). Однако очевидно, что если возможности логических ячеек по реализации многовходовых мультиплексоров будут улучшены, то и потребность во внутренних буферах с тремя состояниями существенно уменьшится. Именно такой путь и был реализован в семействе Spartan-3, причём удаление буферов привело одновременно и к уменьшению задержек, и к удешевлению микросхем.