ОГС (38) – Ограничение скорости

 

Рисунок 26

Vогр - заданное значение ограничения скорости. Dб - изменение с максимальной скоростью в направлении "больше". Dм - изменение с максимальной скоростью в направлении "меньше".

Рисунок 27

Алгоритм используется в тех случаях, когда необходимо ограничить скорость изменения сигнала.

В любой момент времени выходной сигнал Y стремится сравняться с входным сигналом Х. Если Y=Х и скорость изменения входного сигнала Vх меньше заданного ограничения скорости Vогр (т.е. Vх <= -Vогр, то Dм=1), то выходной сигнал Y изменяется со скоростью Vy=Vx, оставаясь в каждый момент времени равным сигналу Х. Если Vх > V огр, то Dб=1 и сигнал Y начинает изменяться со скоростью Vогр до тех пор, пока не сравняется с сигналом Х.

Алгоритм имеет два дискретных выхода Dб и Dм. Если скорость Vy меньше заданного ограничения Vогр, сигналы на обоих выходах равны нулю. В противном случае появляется сигнал на выходе Dб или Dм в зависимости от того, увеличивается (изменяется в направлении "больше") или уменьшается (изменяется в направлении "меньше") выходной сигнал Y Алгоритм не инициирует обратный счет, но если по инициативе других алгоритмов на каскадный выход Y поступает команда отключения со значением начальных условий Y0, внутренняя ячейка отслеживает этот сигнал, так что при включении алгоритма начальное значение сигнала на выходе Y равно Y0.

Алгоритм реагирует на сигнал запрета, запрещения изменения выходного сигнала в направлении увеличения или уменьшения (в зависимости от вида запрета).

Команды отключения и запрета, а также значение начальных условий Y0, транслируются через каскадный вход Х предвключенному алгоритму.

ЗАП (39) – Запаздывание

Алгоритм моделирует звено чистого запаздывания и используется для введения динамической коррекции или для моделирования динамических свойств объекта управления.

Алгоритм содержит несколько (до 12) ячеек памяти. Число этих ячеек 0 £m £ 12 и задается модификатором.

По каждой команде отсчета происходит "проталкивание" сигналов через ячейки памяти: в первую ячейку записывается текущее значение входного сигнала Х, значение, ранее записанное в первой ячейке, передается во вторую ячейку, предыдущее значение, записанное во второй ячейке, пересылается в третью ячейку и т.д. Текущее значение последней ячейки является выходным сигналом.

Таким образом, текущее значение входного сигнала Х появится на выходе Y через m отсчетов. При этом выходной сигнал Y будет запаздывать относительно сигнала Х на время мТ, где Т - интервал времени между отсчетами (при условии, что этот интервал постоянен). Если м=0, то всегда Y=Х. Команда отсчета может поступать либо от внутреннего таймера, либо извне - на вход Сотс. В последнем случае отсчет осуществляется по переднему фронту сигнала Сотс. Алгоритм имеет дискретный вход Среж. Если Среж = 0, то управление ведется от внутреннего таймера, если Среж = 1 - от внешней команды Сотс.

В момент отсчета на дискретном выходе Dотс на время, равное одному циклу работы контроллера (т.е. на время от 0,2 до 2 с), формируется сигнал Dотс=1. В остальное время Dотс=0. Этот выход позволяет включать алгоритм ЗАП последовательно, увеличивая время запаздывания без увеличения времени квантования входного сигнала. Для этого выход Dотс каждого предыдущего алгоритма ЗАП соединяется с входом Сотс каждого последующего алгоритма ЗАП, причем в последующих алгоритмах используется внешнее управление отсчетами.

При управлении от внутреннего таймера интервал времени между отсчетами (период квантования) задается с помощью настроечного входа Т. Значение Т £Т0 (Т0 = 0.2-2 с - время цикла работы контроллера) алгоритм воспринимает как Т=Т0.

При сигнале "сброс" (Ссбр=1) во все ячейки памяти записывается сигнал на входе Х, при этом Y=Х (т.е. запаздывание отсутствует). Если используется внешнее управление и сигналы Сотс=1 и Ссбр=1, то после снятия сигнала "сброс" происходит однократное проталкивание (т.е. такая ситуация воспринимается алгоритмом как приход переднего фронта сигнала Сотс). Если Сотс=1, то осуществляется переход от внутреннего к внешнему управлению (т.е. выполняется переход от Среж=0 к Среж=1).

При управлении от внутреннего таймера время чистого запаздывания определяется выражением tзап = m * Т, если m = 0, то Y = Х и Dотс = 0.

Для того, чтобы при сохранении требуемого значения уменьшить период квантования входного сигнала, следует уменьшать время Т и увеличивать значение модификатора m. Если требуемое значение m > 12, следует использовать несколько алгоритмов запаздывания, включенных последовательно. В этом случае общее время запаздывания tзап = m1 * T1 + m2 * T2 +... + mi * Ti, где mi, Ti - соответственно модификатор и параметр Т для i-того алгоритма запаздывания, включенного в последовательную цепочку.

Если значения m и Т у каждого алгоритма одинаковы, общее время запаздывания tзап = m * T * n, где n - число последовательно включенных алгоритмов запаздывания.

Алгоритм не реагирует на команду запрета, поступающую на выход Y алгоритма. Но эта команда через вход Х транслируется предвключенному алгоритму.

 

Рисунок 28

 

Рисунок 29

А7. Статические преобразования

СУМ (42) – Суммирование

Алгоритм используется для суммирования (без масштабирования) нескольких (до 21) сигналов.

Выходной сигнал алгоритма равен Y = X0 + X1 + X2 +... + Xm.

Число дополнительных (к Х0) суммируемых сигналов 0 <= m <= 20 задается модификатором. При m=0 на входе имеется сигнал Х0, при m=1 - сигнал Х0 и Х1 и т.д.

Алгоритм не инициирует обратный счет, но если по инициативе других алгоритмов на каскадный выход Y приходит команда отключения со значением начальных условий Y0, алгоритм выполняет процедуру обратного счета, формируя на каскадном входе Х0 сигнал Х0 = Y0 - (Х1 + Х2 +... + Хm).

Этот сигнал вместе с командой отключения транслируется предвключенному алгоритму.

 

Рисунок 30