Назначение и принцип построения четырехразрядных двоичных сумматоров с параллельным переносом

 

Основной операцией при выполнении арифметических действий в современных цифровых системах является сложение. Поэтому основным блоком операционных устройств обычно является сумматор, который используется также для вычитания, умножения, деления, преобразования чисел в дополнительный код, код «с избытком 3» и в ряде других операций [7, 8, 9].

Суммирование многоразрядных двоичных чисел производится путем их поразрядного сложения с переносом между разрядами. Поэтому основным узлом многоразрядных сумматоров является комбинационный одноразрядный сумматор, который выполняет арифметическое сложение одноразрядных двоичных чисел a_i, b_i и переноса из соседнего младшего разряда c_i, образуя на выходах значение суммы S_i и переноса в старший разряд C_i+1.

УГО одноразрядного двоичного сумматора представляет собой прямоугольник с аббревиатурой SM (от англ. Summator) во внутреннем поле (рисунок 2.3).

 

 

Рисунок 2.3 – Условное графическое обозначение одноразрядного сумматора

 

В таблице 2.2 приведена таблица истинности одноразрядного сумматора.

 

Таблица 2.2 – Таблица истинности одноразрядного сумматора

 

ai	bi	ci	Si	Ci+1
0	0	0	0	0
0	0	1	1	0
0	1	0	1	0
0	1	1	0	1
1	0	0	1	0
1	0	1	0	1
1	1	0	0	1
1	1	1	1	1

 

Логические функции для выходов S_i и C_i+1 одноразрядного сумматора, записанные в СДНФ по данным таблицы 2.2, после минимизации имеют вид:

(2.1)

  

 

(2.2)

    

 

Как следует из выражения (2.1), функцию S_i удобно реализовать с помощью двух логических элементов «Исключающее ИЛИ», которые часто называют полусумматорами. Функциональная схема одноразрядного сумматора на основе двух полусумматоров и дизъюнктора показана на рисунке 2.4.

 

 

Рисунок 2.4 – Функциональная схема одноразрядного сумматора на основе двух полусумматоров

 

Для суммирования двух многоразрядных двоичных чисел на каждый разряд необходим один одноразрядный сумматор. Только в младшем разряде можно использовать полусумматор. Функциональная схема четырехразрядного параллельного двоичного сумматора с последовательным переносом приведена на рисунке 2.5.

 

 

Рисунок 2.5 – Функциональная схема четырехразрядного параллельного сумматора с последовательным переносом

 

В ее младшем разряде также используется полный одноразрядный сумматор. При этом наличие входа переноса C₀ позволяет рассматривать схему как четырехразрядную секцию сумматора с большой разрядностью. Такая секция может быть реализована в виде микросхемы.

Существенным недостатком сумматоров с последовательным переносом является большая задержка (t_зд.Cn) выходного переноса сигнала C_n в цепи переноса, связанная с его последовательным прохождением через все одноразрядные сумматоры, каждый  из которых имеет задержку переноса t_{зд. с}. В результате t_зд.Cn = nt_зд.c, а задержка образования n-го разряда суммы
t_{зд. Sn} = t_{зд S} + (n – 1) t_зд.C, где t_зд.S – задержка суммы одноразрядного сумматора. При числе разрядов n > 4…8 времена t_зд.Sn, t_зд.Cn оказываются весьма значительными, поэтому для повышения быстродействия в сумматорах обычно применяют ускоренные способы формирования переноса.

Наиболее часто используется одновременное (параллельное) формирование переноса для нескольких разрядов. При этом вводятся вспомогательные функции генерации переноса  и распространения переноса . Тогда выражение (2.2) можно представить в следующем виде:

 

(2.3)

 

Из выражения (2.3) следует, что сигнал переноса на выходе i‑го разряда генерируется самим разрядом (G_i = 1) при a_i = b_i = 1 независимо от результата переноса из соседнего младшего разряда. Следовательно, можно передавать сигнал переноса для обработки старших разрядов, не дожидаясь окончания формирования переносов из младших разрядов. Однако если только один из сигналов a_i, b_i равен единице, то перенос в следующий разряд будет иметь место только при наличии переноса из предыдущего разряда (P_i = 1, c_i = 1). В этом случае  Именно этот случай будет реализован, если значения функций G_i, P_i снимать с выходов первого полусумматора схемы, показанной на рисунке 2.4.

Таким образом, сигналы переноса в каждом разряде формируются одновременно в соответствии с выражением (2.3):

 

 

В обобщенном виде получаем:

 

(2.4)

 

Для образования переносов C₁, C₂,…, C_i+1 необходимо предварительно получить функции P_i, G_i для каждого разряда. Как видно из выражения (2.4), сложность функций и, соответственно, схем формирования переноса C_i+1 быстро возрастает при увеличении числа разрядов i. Поэтому данный способ используется при .

Устройство, реализующее функции (2.4), называют схемой ускоренного переноса (СУП). На функциональных схемах его обозначают символом GRP.

Функциональная схема четырехразрядной секции сумматора с ускоренным (параллельным) переносом показана на рисунке 2.6.

 

 

Рисунок 2.6 – Функциональная схема четырехразрядной секции сумматора с ускоренным (параллельным) переносом

На рисунке 2.6 изменено условное графическое обозначение одноразрядных сумматоров, так как от них выход переноса C_i+1 не требуется, достаточно одного выхода суммы S. Для реализации ускоренного переноса в одноразрядные сумматоры необходимо ввести дополнительные логические элементы для формирования сигналов G_i, P_i в соответствии с выражением (2.3).