Верификация аппаратной части на уровне RTL

Данный этап верификации является одним из самых трудоемких в маршруте проектирования систем на кристалле. Традиционно на этом этапе использовались HDL-симуляторы на уровне VHDL или Verilog. Одним из самых широко распространенных в мире HDL-симуляторов является пакет ModelSim, обладающий высокой производительностью, единым моделирующим ядром для VHDL, Verilog и комбинированных проектов, и широкими отладочными возможностями. Однако резкое возрастание объема и сложности систем на кристалле привело к необходимости внедрения новых методологий верификации, позволяющих более эффективно и с меньшими затратами выполнить функциональную верификацию проекта. Основными принципами новой методологии верификации являются [5]:

Верификация с помощью ассертов (ABV - Assertion-Based Verification);

Оптимизация функциональной полноты покрытия (Functional Coverage) и управление сходимостью верификации с помощью полноты покрытия (CDV - Coverage-Driven Verification);

Автоматизация создания тестбенчей (TBA - TestBench Automation) с использованием принципа наложения ограничений на генератор случайных тестов (CRT - Constrained-Random Testing);

Верификация на уровне транзакций (TLM - Transaction Level Modeling);

Автоматический синтез ассертов;

Статическая и динамическая формальная верификация ассертов;

Использование специализированных и стандартных библиотек IP-блоков для верификации.

Принципы 1-4 реализованы в платформе верификации Mentor Graphics нового поколения, получившей название Questa. Принципы 5-7 - в средствах верификации 0-In, компании, вошедшей в состав Mentor Graphics в 2003 году и являющейся в настоящее время одним из подразделений Verification and Test Division.

Рассмотрим более подробно характеристики Questa. Для традиционного моделирования VHDL, Verilog и комбинированных VHDL/Verilog проектов в Questa интегрировано моделирующее ядро ModelSim.. В этом режиме на уровне объекта верификации поддерживаются языки VHDL, Verilog и SystemVerilog, включая версии 2002, 2001 и 3.1, соответственно, а на уровне тестбенчей - SystemVerilog 3.1 и SystemC 2.1, в том числе на уровне транзакций (TLM). Пользовательский интерфейс (GUI) аналогичен интерфейсу ModelSim, что обеспечивает безболезненный переход на новую платформу. Questa включает все отладочные возможности ModelSim в режиме традиционного моделирования: анализ полноты покрытия кода, сравнение временных диаграмм, анимацию, кросс-ссылки моделирования с блок-схемой и HDL-кодом и многое другое.

На этом перекрытие функций с симулятором ModelSim заканчивается. Дополнительно Questa имеет ядро для моделирования и отладки ассертов - QuestaSim. Ассерты существенно повышают наблюдаемость событий при моделировании объекта верификации. Встроенный браузер и отладчик ассертов позволяет быстро локализовать и устранить истинную причину ошибки, в несколько раз сокращая время верификации объекта по сравнению с традиционным моделированием. Для описания ассертов Questa поддерживает языки SystemVerilog и PSL (Property Specification Language).

Таблица 1 - Матрица конфигурации Questa

Однако ассерты не только ускоряют верификацию, приближая точку наблюдения к реальному источнику возникновения ошибки, но и обеспечивают накопление, анализ и передачу информации о полноте функционального покрытия объекта верификации. Эта функция реализуется специальными конструкциями SystemVerilog и PSL и является одной из ключевых характеристик Questa, поскольку позволяет оптимальным образом управлять сходимостью процесса верификации.

Чтобы использовать информацию о полноте функционального покрытия в процессе создания и управления тестовыми воздействиями, Questa включает специальный механизм TBA (TestBench Automation), который генерирует рандомизированные тесты под управлением, специальных ограничений, задаваемых в виде информации о полноте функционального покрытия, накапливаемой в ассертах, и описываемых специальными конструкциями языков SystemVerilog и SystemC, причем последний полностью поддерживает библиотеку SCVL (SystemC Verification Library). Суть работы этого механизма сводится к отсечению уже отработанных сценариев верификации и переходу к сценариям, которые еще предстоит отработать, сокращая при этом время верификации за счет повышения сходимости. Эти принципы, реализованные в платформе Questa, получили название CRT (Constained-Random Testing) и CDV (Coverage-Driven Verification).

Интерфейсы Questa CodeLink и Questa TBX дают возможность использовать в качестве тестбенчей, соответственно, интерпретаторы программного кода встроенных процессоров, например, реализованные в Seamless, или аппаратные тестбенчи системы VStation TBX.

Таким образом, Questa представляет собой среду верификации объектов, представленных различными уровнями абстракции, с использованием стандартных языков, единого пользовательского интерфейса и интегрированной среды отладки. В Таблице 1 приведены ее суммарные характеристики.

Дополнительные возможности верификации с помощью ассертов могут быть получены путем подключения к платформе Questa средств 0-In (V2.3) [6]. Эти средства существенно повышают эффективность верификации, за счет автоматического синтеза ассертов на основании формального анализа RTL-кода. При этом могут быть использованы не только языковые (VHDL, SystemVerilog, PSL), но и библиотечные ассерты (OVL - Open Verification Library, 0-In CheckerWare - собственный формат 0-In). Формальная верификация свойств ассертов (не путать с контролем эквивалентности) позволяет, не прибегая к моделированию, повысить другую важнейшую характеристику - управляемость объекта верификации. Формальная верификация возможна как в статическом режиме, как правило, после сигнала общего сброса, так и в динамическом режиме, начиная с определенного состояния, достигнутого при моделировании объекта. Библиотека моделей для верификации 0-In CheckerWare Library включает более 70 моделей. В качестве примера можно привести PCI Express, USB 2.0, AMBA-AXI, 10 GB Ethernet и другие компоненты.

Обобщенная структурная схема платформы Questa приведена на рисунке 3.

Рисунок 3 - Обобщенная структурная схема платформы Questa

верификация questa платформа кристалл

Аппаратная эмуляция

В случае, если необходимо верифицировать весь кристалл на уровне RTL или даже на вентильном уровне, и объем тестов чрезвычайно велик (например, в случае регрессионного тестирования на вентильном уровне) применяются системы аппаратной эмуляции. Система эмуляции 6-ого поколения компании Mentor Graphics - VStation Pro [7] поддерживает максимальный объем проекта 120 млн. вентилей. Она реализована на FPGA и использует запатентованную технологию эмуляции Virtual Wires. Скорость эмуляции достигает нескольких МГц, скорость компиляции - более 5 млн. вентилей в час, при любой комбинации форматов входного представления объекта (VHDL/Verilog/RTL/Gate). Отладочная среда приближается по своим возможностям к системе моделирования и обеспечивает 100%-ную наблюдаемость сигналов. В режиме внутрисхемной эмуляции (in-circuit emulation) VStation Pro оперирует практически в режиме реального времени. Система поддерживает интеграцию с Seamless и Questa/ModelSim. Опция VStation TBX обеспечивает многократное ускорение процесса верификации за счет компиляции тестбенчей, написанных на языках высокого уровня в систему VStation Pro, поддерживая VHDL, Verilog, SystemC, SystemVerilog, TLM. VStation TBX имеет встроенную библиотеку описания протоколов на уровне транзакций и интегрирована с Seamless и Quetsa/ModelSim.