Асинхронный конвейер операций (АКО) и его особенности.

Чем > завис-ть продолж-ти вып-я отд-х этапов конвейера от типа/формата команд, эфф-ее исп-ие АКО. В нем отсутствует единый такт работы его блоков, т.е. инф-я перед-ся с 1 бл. на след-ий, когда данный блок закончит свою процедуру, а след-ий полностью освоб-ся от обраб-ки предыд-ей команды. Управл-е передачей инф-ии м/д соседними блоками в АКО осущ-ся с пом-ю 2-х триггеров: тр-р готовности блока (завершения операции) и тр-р освобождения последующего блока (готовность принять д-е). Пр-р: АКО ЕС1050. Цикл команды разбит на 3 этапа, а каждый этап на 2 подэт.:

1. Выборка очередной команды.

1.1. Выборка из ОП части проги.

1.2. Распаковка участка и выделение команды.

2. Формирование адресов операндов.

2.1. Формирование исполнительного адреса.

2.2. Выборка операции.

3. Вып-е операции в АЛУ, формирование признаков и запись рез-ов.

3.1. Выполнение операции.

3.2. Запись результата.

Каждый этап предст-ет собой законч-й блок со св-м алгор-м работы и управлением с «жесткой» (см. 5) логикой.

13. Характеристики системы прерываний.

1. общее число запросов прерывания

2. число запросов внешних прерываний

3. время реакции - время межу появлением запроса прерывания и началом выполнения прерывающей программы.

Особенности:

· Т.к. время реакции в общем случае зависит от приоритета запроса (т.к. в системе могут ожидать обслуживания запросы с более высоким приоритетом), то оно определяется для запроса с самым высоким приоритетом.

· Время реакции может включать в себя t₃ при аппаратной реализации запоминания состояния прерываемой программы.

· Если реакция на прерывание (обычно) возможна только между выполнением отдельных команд программы, то на время реакции оказывает влияние время выполнения команд.

Применение МП выдвигает соответствующие требования на время реакции. Особенно высокие требования для систем, работающих в реальном режиме времени, когда обработка события должна происходить очень быстро.

 

Для снижения времени реакции используют:

· возможность прерывания после каждого такта команды (редко, т.к. увеличивается число запоминающей информации);

· запоминание только части информации о прерванной программе;

· наличие ортогональных состояний МП.

4. затраты времени на переключение программ (учитываются все расходы времени на запоминание и восстановление состояния программы): tизд=tз+tв

5. глубина прерывания - максимальное число программ, которые могут прерывать друг друга.

Если после перехода к программе обработке прерывания и до ее окончания обработка запросов больше не возможна, то глубина равна 1. Чем больше глубина прерываний, тем быстрее реакция процессора на прерывания с более высоким приоритетом.

Если запрос прерывания окажется не обслуженным до прихода следующего запроса от того же источника, то наступает насыщение системы прерываний и запрос будет потерян. Для избежания этого необходимо согласовывать быстродействие МП с частотой запросов прерываний.

6. число уровней прерываний

Т.к. ЭВМ может иметь большое число источников прерываний, а их полная реализация в процессоре зачастую невозможна, все запросы делятся на классы (уровни).

Совокупность запросов прерывания, которые инициируют одну и туже программу обработки прерываний образуют уровень прерываний.

На этом принципе (объединения запросов в один класс) основан способ увеличения числа возможных источников запросов прерываний. В частности, например, если запросы от трех источников объединены в один уровень, то программа обработки прерывания по запросу от данного уровня должна в первую очередь определить источник прерывания и затем вызвать соответствующую подпрограмму.

14. Суперскалярные МП.

Данная архитектура обеспечивает одновременное выполнение двух и более команд. Для этой цели в МП реализовано несколько специальных или универсальных обрабатывающих устройств (конвейеров), которые могут работать параллельно. Управляющее устройство МП обеспечивает просмотр очереди команд на возможность одновременного выполнения нескольких команд и если такие команды найдены, обеспечивает загрузку ими исполнительных устройств. Т.о. функцию распараллеливания потока команд берет на себя аппаратура процессора (без вмешательства программиста).

 

При этом для увеличения загрузки исполнительных устройств необходимо:

· устранение зависимостей по управлению (предсказание переходов)

· устранение зависимостей по данным (переименование регистров)

 

Особенности архитектуры:

- "+" Программист не заботится о распараллеливании

- "-" распараллеливание происходит динамически (затрачивается процессорное. время)

- "-" распараллеливается только ограниченная часть программного кода (т.е. далеко расположенные друг от друга не связанные между собой команды одновременно не могут быть выполнены)

- "-" высокая сложность УУ

 

Пример: МП Pentium Pro (II, III)

16.Понятие виртуальной памяти. Страничная, сегментная и смешанного типа организация виртуальной памяти.

В мультипрогр-ой сис-ме размещение всех использ-х прог зачастую невозм., но поскольку в люб. мом. вр. вып-ся лишь небольшая часть проги, то нет необх-ти хранить всю прогу в пам. целиком. Т.е. неиспользуемую часть проги можно хранить напр-р во внешнем ЗУ. Для реал-ии д-ой возможности при подготовке прог исп-ся условные адреса. После выделения пам. проге или ее активной части, условные адреса переводятся в исполнительные. Эта проц-ра наз-ся динамич-м распред-ем памяти (ДРП). Организация ДРП программным путем было бы не эфф-но, поэтому обычно исп-ют аппаратные методы. – базовой адресации – приходится дефрагментировать память. Вирт-я память обеспеч-ет гибкое динамич-е распределение памяти, устранение ее фрагментации и простоту программирования ПП. Польз-ль имеет дело не с физич-ой пам-ю, а с вирт-ой, емк-ть к-й ограничена разм-ми доступного адр-го простр-ва. Польз-кой проге доступно всё адр-ое простр-во в незав-ти от наличия в ОП др. прог. Прога проставляется и загруж-ся в вирт-х адресах, и лишь при исполнении команды произв-ся преобраз-е вирт-х адресов в физич-е. Если физ-я и вирт-я память разбита на блоки (страницы), то упрощается преобразование адресов, и устраняется фрагментация памяти. Страницам присв-ся №, и каждая физич-я страница способна хранить 1 из вирт-х. При этом появл-ся след-е возм-ти: новая прога м/б направлена в любую свободную физич-ю страницу, не треб-ся применение остальной части памяти и сокращ-ся объем передачи инф-ии м/д ВЗУ и ОП. Для соответствия м/д стр-ми ВЗУ и ОП исп-ся спец-я страничная таблица, к-я для каждой проги формир-ся ОС-й в прцессе распределения памяти и изменяется ею каждый раз, когда произв-ся изменения в памяти. Процесс обращ-я к памяти закл-ся в том, что № вирт-ой стр-цы извлек-ся из адреса и исп-ся для входа в стр-цу таблицы, к-я указ-ет № соотв-ей физич-ой стр-цы. Этот № вместе с № байта определяет физич-й адрес, по кот-му происходит обращение. Если адресуемая стр-ца отсутствует в ОП, она загруж-ся с пом-ю ОС (при соотв-ей модерн-ии страничной табл.). Страничная таблица для каждой проги хран-ся в ОП, а для ускор-я преобраз-я адресов исп-ся сверхОП или КЭШ-память.

ВП в МП i386+: Страничная орг-ия памяти явл-ся еще 1-м ур-нем косвенности при преобраз-ии адресов. Вх-м адресом для страничного преобразования служит линейный адрес, сформированный в блоке сегментации. Страничное разделение м/б отключено. При вкл-ом стр-ом преобр-ии адреса, всё адресное простр-во разбив-ся на стр-цы по 4кб. Для 1-этажного преобраз-я адреса необх-мо 1 обращение к таблице страниц. Однако в этом случае длина таблицы будет = 1М (мега) элементам (т.е. 4 Мб памяти при длине эл-та всего 4байта). Такая табл. должна исп-ся для каждой проги Þ исп-ие 1-этажного преобразования реально представляется затруднительным, поэтому в МП Intel исп-ся 2-хэтажное преобразование адреса.

17. КЭШ-память. Назначение. Принцип функционирования.

КЭШ-память функц-но предназн-на для согласования скорости работы медл-х уст-в (напр-р динамическая память) с относительно быстрым МП. Внутр-я арх-ра МП осн-на на работе статич-х эл-ов памяти, к-я имеет самое > б/д-е. Эл-ты динамич-ой памяти имеют в несколько раз < б/д-е. Т.к. > часть вр. МП осущ-ет чт-е памяти, то ОЗУ динамич-го типа значит-но ¯ произв-ть за счет введения тактов ожидания. М/сх статич-ой памяти имеет ≈ в 5 раз < вр. выборки, чем ОЗУ динам-го типа, что позв-ет значительно ¯ простои МП. Однако по экономич-м соображениям прим-ие этих м/сх не выгодно Þ в пам. ЭВМ вводится небольшое кол-во ячеек памяти статического типа – КЭШ-память, в к-й по мере работы проца автом-ки накапливаются наиболее актуальная инф-ия. Первоначально эта инф-я нах-ся в динам-ой памяти большего объема, а затем, при считывании инф-ии из этой памяти, соответствующей копией откладывается в КЭШ-память. Т.о. КЭШ «невидима» для МП и выраж-ся только в ­ б/д-я памяти.

Сравнительная характеристика организации КЭШ–памяти прямого отображения, ассоциативной и наборно-ассоциативной. Пример организации КЭШ в МП Pentium 4