Задача №1.Устройство дешифрации кодов

Задача №1.Устройство дешифрации кодов

Содержание задания

Таблица 1.

Вариант
Число входов устройства
Число выходов устройства
Марка ИМС дешифратора	К531ИД14

 

1. Дана принципиальная электрическая схема устройства дешифрации

и перечень ИМС.

2. Таблица дешифрации: входной – соответствующий ему выход.

3. Расчет энергопотребления всего устройства и времени задержки по одному каналу.

 

 

Рис. 1.1. Дешифратор К531ИД14

 

 

Микросхема К531ИД14 (Рис. 1.1.) – двойной, высокоскоростной дешифратор. Каждый из дешифраторов микросхемы имеет два адресных входа А0 – А1 и вход разрешения . Выходы взаимно исключающие, их активные выходные уровни – низкие. Активный уровень для входа – низкий. Этот вход может принимать данные, если дешифратор используется как демультиплексор из четырех линий в одну. Состав: 8 – (3И-НЕ), 6 – (НЕ). Каждую половину микросхемы К531ИД14 можно использовать как функциональный генератор. Потребляемый микросхемой ток 90 мА. Логическая схема приведена на рис. 1.2.

Рис. 1.2. Логическая схема одного дишифратора

 

Уравнения каналов для дешифраторов DC1и DC2:

 

 

Уравнения каналов дешифрации:

 

 

 

 

Рис. 1.3. Принципиальная электрическая схема дешифратора

 

 

Таблица 2.

Таблица истинности:

X4

X3

X2

X1

X0

Y0

Y1

Y2

Y3

Y4

Y5

…

Y13

 

 

Перечень ИМС, составляющих схему.

Таблица 3.

Позиция обозначения	Наименование	Количество	Примечание
DD1-DD5	ИМС К531ИД14

 

Расчет энергопотребления устройства дешифрации

1. По структурно-логической схеме дешифратора К531ИД14, определяется число логических элементов, обозначенных N = 9. Затем по приложению П1 определяем среднюю потребляемую мощность одни элементом Рпотр = 20 мВт. Энергопотребление одного дешифратора равно:

2. По электрической принципиальной схеме устройства дешифрации определяем общее число стандартных дешифраторов, входящих в его состав, и равно оно М = 5. Следовательно общее энергопотребление всего устройства дешифрации равно:

.

Расчет времени задержки передачи сигнала по одному каналу (выходу) определяется:

1. По структурно логической схеме стандартного дешифратора определяются элементы, которые участвуют в распознавании слова, в схеме дешифратора К531ИД14 участвуют элементы: два последовательных инверторов НЕ (одновременно) и один элемент 2И-НЕ, и т.к. используются две ступени дешифратора следовательно К = 3 и задержка передачи сигнала стандартным дешифратором равна:

2. Так как устройство дешифрации двухступенчатое, то общее время задержки передачи сигнала по одному каналу равно:

 

Задача № 2. Устройство параллельного ввода слов в регистры

Исходные данные:

Таблица 3.

Вариант
Число слов
Число разрядов
Частота ввода слов, кГц

Решение

Выбор микросхем для построения устройства

 

Выберем стандартную ИМС восьмиразрядного регистра параллельной загрузки К555ИР22, таких микросхем потребуется всего 6 т.к. число слов равно 6. Для управляющей части устройства применяем ИМС счетчика К155ИЕ4 и ИМС дешифратора К555ИД7.

 

Описание применяемых микросхем

Микросхема К555ИР22 (рис. 2.1) – восьмиразрядный регистр хранения информации – защёлка отображения даны, выходные буферные усилители которого имеют третье Z-состояние. Схема регистра состоит из двух частей. Первая часть – это восемь D-триггеров со входом разрешения параллельной записи РЕ. Пока напряжение на выходе РЕ высокого уровня, данные от параллельных входов D-триггеров D0–D7 отображаются на выходах Q0–Q7. Подачей на вход РЕ напряжения низкого уровня разрешается запись в триггеры нового восьмибитного байта.

 

Рис. 2.1. Регистр К555ИР22 (а) и его цоколевка (б)

Микросхема К155ИЕ4 (рис. 2.2) - четырехразрядный двоичный счетчик-делитель на 2, на 6 и на 12. Счетчик состоит из двух независимых делителей. Если тактовая последовательность с частотой f подана на вход С0 (вывод 14), на выходе Q0 (вывод 12) получим меандр с частотой f/2. Последовательность с частотой f на тактовом входе С1 (вывод 1) запускает делитель на 6, и меандр с частотой f/6 появляется на выходе Q3 (вывод 8). На выводы R1 и R2 подаются команды сброса.

Чтобы построить счетчик с модулем деления 12, требуется соединить делители на 2 и на 6, замкнув выводы 12 и 1. На вход С0 подается входная частота f, на выходе Q3 получается последовательность симметричных прямоугольных импульсов с частотой f/12. Тактовые запускающие перепады для счетчика К155ИЕ4 – отрицательные, от высокого уровня к низкому.

Рис. 2.2. Счетчик ИЕ4 (а) и его цоколевка (б)

 

Микросхема К555ИД7 — высокоскоростной дешифратор-демультиплексор, преобразующий трехразрядный код А0–А2 в напряжение низкого логического уровня, появляющееся на одном из восьми выходов 0–7. Дешифратор имеет трехвходовый логический элемент разрешения. Структура и цоколевка дешифратора К155ИД7 приведены на рис. 2.3.

 

 

Рис. 2.3. Дешифратор К555ИД7

 

Для реализации требуемого устройства потребуется 6 ИМС К555ИР22. Соответствующие информационные входы микросхем соединены параллельно. На входы всех регистров подан низкий уровень, возможность перевода выходов регистров в высокоимпедансное состояние в данном устройстве не используется. Тактовые импульсы (с частотой следования 900 кГц) подаются на вход микросхемы DD1 и после этого двоичный код дешифрируется ИМС DD2. Далее эти сигналы подаются на соответствующие входы разрешения записи регистров DD3 – DD8. Сигнал разрешения отрицательной полярности используется для сброса счетчика DD1 и разрешения дешифрации (когда этот сигнал имеет высокий уровень, все входы счетчика имеют низкий уровень, а все выходы дешифратора – высокий; если же сигнал разрешения имеет низкий уровень, то счет и дешифрация разрешены).

Принципиальная электрическая схема устройства параллельного ввода слов в регистры приведена на рис. 2.5. Принцип действия устройства поясняют временные диаграммы (рис. 2.6). Для устойчивой работы устройства записи слов в регистры должна осуществляться после отрицательного перепада тактового импульса с задержкой, соответствующей половине периода повторения тактовых импульсов, причем записываемый байт должен сохраняться на входах устройства не меньше чем половина периода следования тактовых импульсов (т.е. до окончания сигнала, разрешающего запись в соответствующий регистр).

Время ввода всех слов в регистры равно:

 

 

Рис. 2.5. Принципиальная электрическая схема устройства параллельного ввода слов в регистры

 

Печень элементов ИМС составляющих схему

Таблица 4.

Позиция обозначения	Наименование	Количество	Примечание
DD1	ИМС К155ИЕ4
DD2	ИМС К555ИД7
DD3–DD8	ИМС К555ИР22

U, В

 

DD8

 

 

Рис. 2.6. Временные диаграммы устройства

параллельного ввода слов в регистры

 

 

Расчет делителя частоты

 

Вначале рассчитаем коэффициент деления частоты:

,

где соответственно указаны частота автогенератора (128кГц) и период повторения пусковых импульсов (2мс).

После этого нужно разбить КДЧ на простые сомножители:

где - коэффициенты деления частоты, каскадов делителя частоты.

Разобьем КДЧ на множители следующим образом:

Тогда ДЧ будет состоять из двух каскадов: КДЧ1 и КДЧ2 = 16 (счетчик К555ИЕ5).

 

Полная принципиальная схема

 

 

Рис. 3.9. Автогенератор – делитель частоты (ДЧ)– формирователь импульсов (ФИ)– ждущий генератор прямоугольных импульсов (ЖГПИ)

 

 

Перечень элементов

Таблица7.

Позиционное обозначение	Наименование	Количество
DD1	ИМС К155ЛН1
DD2, DD3	К555ИЕ5
DD4	К155ЛИ1
DD5	К155ЛА3
R1, R2	Резистор 1300 Ом
R3	Резистор 270 Ом
R4, R5	Резистор 1350 Ом
C1	Конденсатор 2,2 нФ
C2	Конденсатор 1,8 нФ
C3	Конденсатор 3,6 нФ

 

 

Рис. 3.10. Временные диаграммы

 

 

Список используемой литературы:

1. Бабаев В.Г. Схемотехника. Пособие по выполнению курсовой работы.

(3 части). М.: РИО МГТУ ГА, 2003г.

2. Шило В.Л. Популярные цифровые микросхемы: Справочник. – М.

Радио и связь, 1987г.

3. Цифровые и аналоговые микросхемы: Справочник. С.В. Якубовский. –

М.: Радио и связь, 1989г.

 

 

Задача №1.Устройство дешифрации кодов

Содержание задания

Таблица 1.

Вариант
Число входов устройства
Число выходов устройства
Марка ИМС дешифратора	К531ИД14

 

1. Дана принципиальная электрическая схема устройства дешифрации

и перечень ИМС.

2. Таблица дешифрации: входной – соответствующий ему выход.

3. Расчет энергопотребления всего устройства и времени задержки по одному каналу.

 

 

Рис. 1.1. Дешифратор К531ИД14

 

 

Микросхема К531ИД14 (Рис. 1.1.) – двойной, высокоскоростной дешифратор. Каждый из дешифраторов микросхемы имеет два адресных входа А0 – А1 и вход разрешения . Выходы взаимно исключающие, их активные выходные уровни – низкие. Активный уровень для входа – низкий. Этот вход может принимать данные, если дешифратор используется как демультиплексор из четырех линий в одну. Состав: 8 – (3И-НЕ), 6 – (НЕ). Каждую половину микросхемы К531ИД14 можно использовать как функциональный генератор. Потребляемый микросхемой ток 90 мА. Логическая схема приведена на рис. 1.2.

Рис. 1.2. Логическая схема одного дишифратора

 

Уравнения каналов для дешифраторов DC1и DC2:

 

 

Уравнения каналов дешифрации:

 

 

 

 

Рис. 1.3. Принципиальная электрическая схема дешифратора

 

 

Таблица 2.

Таблица истинности:

X4

X3

X2

X1

X0

Y0

Y1

Y2

Y3

Y4

Y5

…

Y13

 

 

Перечень ИМС, составляющих схему.

Таблица 3.

Позиция обозначения	Наименование	Количество	Примечание
DD1-DD5	ИМС К531ИД14

 

Расчет энергопотребления устройства дешифрации

1. По структурно-логической схеме дешифратора К531ИД14, определяется число логических элементов, обозначенных N = 9. Затем по приложению П1 определяем среднюю потребляемую мощность одни элементом Рпотр = 20 мВт. Энергопотребление одного дешифратора равно:

2. По электрической принципиальной схеме устройства дешифрации определяем общее число стандартных дешифраторов, входящих в его состав, и равно оно М = 5. Следовательно общее энергопотребление всего устройства дешифрации равно:

.

Расчет времени задержки передачи сигнала по одному каналу (выходу) определяется:

1. По структурно логической схеме стандартного дешифратора определяются элементы, которые участвуют в распознавании слова, в схеме дешифратора К531ИД14 участвуют элементы: два последовательных инверторов НЕ (одновременно) и один элемент 2И-НЕ, и т.к. используются две ступени дешифратора следовательно К = 3 и задержка передачи сигнала стандартным дешифратором равна:

2. Так как устройство дешифрации двухступенчатое, то общее время задержки передачи сигнала по одному каналу равно: