Исследование работы сумматоров в интегральном исполнении

Цель работы: Изучить устройство и принцип действия сумматоров
(сменное устройство УС-15).

1. Краткие теоретические сведения

Сумматоры – устройства, предназначенные для выполнения арифметического суммирования (сложения) чисел в двоичном коде. Простейший случай – это суммирование двух одноразрядных чисел: 0 + 0 = 0; 1 + 0 = 1; 0 + 1 = 1; 1 + 1 = 10. В последнем случае выходное число (10 = 2) оказалось двоичным двухразрядным. Появившаяся в старшем разряде суммы единица называется единицей переноса.

Простейшим суммирующим элементом является полусумматор (рис. 1а). Он имеет два входа А и В и два выхода: S – сумма и P – перенос. Обозначение – буквы НS (Нalf Sum).

Рис. 1. Суммирующие элементы.

Его работа описывается уравнениями:

Полный одноразрядный сумматор имеет три входа (рис. 1б): два для слагаемых А и В и один для сигнала переноса с предыдущего разряда. Внутренняя структура одного разряда полного сумматора показана на рис. 2, а его состояния – таблица 1.

Рис. 2. Внутренняя структура одного разряда полного сумматора

Таблица 1. Состояния полного сумматора.

Процедуру сложения двух n – разрядных двоичных чисел можно представить следующим образом. Сложение цифр А0 и В0 младшего разряда дает бит суммы S0 и бит переноса P1. В следующем разряде производится сложение цифр А1, В1 и Р1, которое формирует бит суммы S1 и перенос Р2.

На рис. 3 показана схема, поясняющая принцип действия n- разрядного сумматора с последовательным переносом. Число сумматоров здесь равно числу разрядов. Выход переноса Р каждого сумматора соединен со входом переноса следующего, более старшего разряда. На входе переноса сумматора младшего разряда установлен “0”, так как сигнал переноса сюда не поступает.

Рис. 3. Сумматор с последовательным переносом.

Слагаемые А_i и B_i складываются во всех разрядах одновременно, а перенос Р поступает с окончанием операции сложения в предыдущем разряде. Быстродействие многоразрядных сумматоров подобного вида ограничено задержкой переноса, так как формирование сигнала переноса на выходе старшего разряда не может произойти до тех пор, пока сигнал переноса младшего разряда не распространится последовательно по всей схеме.

Время переноса можно уменьшить, вводя параллельный перенос, для чего применяют специальные узлы – блоки ускоренного переноса. Они имеют достаточно сложную схему, даже для n = 4 и с увеличением числа разрядов сложность настолько возрастает, что изготовление их становится нецелесообразно. В виде отдельных микросхем выпускаются одноразрядные, двухразрядные и четырехразрядные сумматоры.

Последовательный двоичный сумматор (рис. 4) содержит три n-разрядных регистра: регистры слагаемых А и В и регистр суммы S. Суммируемые числа загружаются в регистры А (вход 3) и В (вход 1) поразрядно. С приходом тактового сигнала (вход 2) происходит поразрядное суммирование в сумматоре S. Триггер необходим для запоминания на один такт разряда переноса С_n для передачи его в разряд С_n+1.

Рис. 4. Структурная схема последовательного сумматора.

На основе сумматоров строят вычитающие устройства, устройства сравнения, перемножающие устройства. Схема вычитающего устройства представлена на рис. 5.

Рис. 5. Вычитающее устройство на основе сумматоров.

При реализации операции вычитания можно инвертировать вычитаемое (перевести его в дополнительный код) и сложить с уменьшаемым. Следовательно, операции сложения и вычитания можно выполнять на основе одного суммирующего устройства (рис. 6). В этом случае цифры числа B подаются на входы сумматора через логический элемент «Исключающее ИЛИ». На второй вход DD1 подается управляющий сигнал Z. Если Z = 0, то цифры числа В подаются на вход сумматора без изменения (операция суммирования). Если Z = 1 (операция вычитания), то производится инверсия цифр числа B. Одновременно Z воздействует на вход переноса P₀ сумматора. Эти действия приводят к переводу числа B в дополнительный код.

Рис. 6. Сумматор и вычитатель на основе одного сумматора

Функциональная схема накопительного сумматора показана на рис. 7. Перед началом суммирования все регистры памяти устанавливаются в нулевое состояние. Для этого на входы V1 подается сигнал логического нуля, а на вход С1 подаются импульсы, что переводит регистр в режим последовательной записи сигналов, подаваемых на вход V1. V1 = 0, поэтому за четыре такта произойдет обнуление регистра. После этого регистры переводятся в режим параллельной записи числа в регистр (V2 = 1). На вход С2 подаются тактовые импульсы. С каждым тактовым импульсом сигналы с выходов сумматоров D1-D3 записываются в регистрах D4-D6 и подаются для суммирования на входы В_i со следующим числом на входах A_i. Таким образом, в регистрах будет формироваться значение накапливаемой суммы.

Рис. 7. Накопительный сумматор.